'3D 로직폴딩'으로 미국 규제 돌파...화웨이, 차세대 칩 '기린 2026' 데이터 공개

화웨이가 차세대 스마트폰 프로세서에서 반도체 미세공정의 한계를 새로운 설계 기술로 극복하겠다는 전략을 구체적인 생산 데이터와 함께 공개했다. 미국의 첨단 반도체 장비 수출 규제로 최첨단 극자외선(EUV) 노광장비를 확보하지 못하는 상황에서, 칩 구조 자체를 재설계해 성능과 전력 효율을 크게 높였다는 것이 핵심이다. 화웨이는 3일(현지시간) 중국 논문 공개 플랫폼인 차이나카이브(ChinaXiv)에 발표한 최신 연구를 통해 자체 개발한 '로직폴딩(LogicFolding)' 아키텍처를 적용한 차세대 모바일 프로세서 '기린 2026(Kirin 2026)'의 성능 향상 결과를 공개했다. 이 칩은 올가을 출시 예정인 차세대 메이트(Mate) 플래그십 스마트폰에 탑재될 것으로 알려졌다. 연구를 이끈 허팅보 화웨이 과학자위원회 주석 겸 반도체사업부 사장은 지난 5월 제안한 '타우 스케일링 법칙(Tau Scaling Law)'의 후속 연구를 통해 실제 생산 데이터를 공개했다. 이에 따르면, 기린 2026은 기존 '기린 9030 프로(Kirin 9030 Pro)'와 동일한 제조 공정을 사용했음에도 트랜지스터 집적도를 55% 높였다. 기존 반도체 산업에서는 이러한 수준의 향상을 달성하려면 트랜지스터 크기를 줄이는 미세공정 발전을 통해 약 3년에 걸친 기술 진화가 필요했지만, 화웨이는 공정을 변경하지 않고 회로 배치를 재구성하는 방식으로 이를 구현했다고 설명했다. 허팅보 사장은 "성능 향상은 새로운 노광 공정을 적용한 것이 아니라 논리회로의 공간적 배치를 위상적으로 재구성한 결과"라며 "신호 전달 경로 자체를 최적화한 것이 핵심"이라고 밝혔다. 전력 효율도 크게 개선됐다. 섭씨 25도, 0.9V 환경에서 기린 2026은 기린 9030 프로와 동일한 성능을 유지하면서 소비전력을 41% 줄였으며, 전력 밀도 역시 5.6% 감소한 것으로 나타났다. 이 같은 성능 향상의 핵심에는 '이중 레이어 폴딩(Double-layer Folding)' 구조가 있다. 이 구조는 신호가 이동하는 배선 길이를 약 30% 단축하고, 클록 버퍼 수를 절반 이상 줄였으며, 클록 신호 오차(Clock Skew)도 25% 감소시켰다. 이를 통해 데이터 이동 효율을 높이고 칩 내부의 저항과 정전용량 부담을 줄여 전체 성능을 향상시켰다는 설명이다. 화웨이가 제안한 타우 스케일링 법칙은 반도체 성능 향상을 위해 트랜지스터를 계속 작게 만드는 기존의 '무어의 법칙(Moore's Law)'과 다른 접근법이다. 트랜지스터 크기를 줄이는 대신, 데이터가 시스템 내부를 얼마나 빠르고 효율적으로 이동하는지를 최적화해 성능을 끌어올리는 것이 핵심 개념이다. 화웨이는 이 기술이 발전하면 오는 2031년에는 첨단 1.4나노미터 공정 수준에 해당하는 트랜지스터 집적도를 달성할 수 있을 것으로 전망했다. 특히 미국의 수출 규제로 중국이 확보하지 못하는 EUV 노광장비 없이도 이를 구현할 수 있다는 점을 강조했다. 화웨이는 앞으로 로직폴딩 기술이 현재의 부분적인 회로 최적화에서 벗어나 3층, 4층 이상의 다층 구조로 발전할 것으로 예상했다. 또 이 기술을 통해 기린 프로세서의 CPU 동작 속도도 올해 3.1GHz 수준에서 2029년에는 4GHz까지 높일 수 있을 것으로 전망했다. 허팅보 사장은 "기술 로드맵은 충분히 실현 가능하며 비용 측면에서도 경제성이 있다"라고 자신감을 나타냈다. 다만 업계에서는 실제 상용화까지는 해결해야 할 과제가 적지 않다고 평가한다. 다층 구조 적용에 따른 발열 문제와 생산 수율 확보, 관련 설계도구와 제조 생태계 구축 등이 대표적인 난제로 꼽힌다. 허팅보 사장도 논문에서 "타우 스케일링 법칙을 실현하기 위해서는 툴체인, 표준, 벤치마크, 소자 물리학, 경제성 모델 등 다양한 분야에서 산업 전반의 협력이 필요하다"라며 "아직 해결해야 할 과제가 많으며 어느 한 기업만으로는 이를 해결할 수 없다"라고 밝혔다. 박찬 기자 cpark@aitimes.com